退耦电容
　　设想FPGA在0.2纳秒的上升沿 吸入2A的电流，此时电源电压会暂时降低（压降），而地平面电压会暂时被拉高（地弹）。其变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容(图4a)。
　　
    由于电流的瞬变值为2A，电压的瞬变值由V=Z×I决定，Z是从芯片端视出的阻抗，因此，为了避免电压的尖峰波动，在从直流到信号带宽的频率范围内，Z值必须低于某一门限值。（图4b）

    图4，其变化幅度取决于电路板的阻抗和芯片偏置管脚处的用于提供电流的退耦电容；为了避免电压的尖峰波动，在从直流到信号带宽的频率范围内，Z值必须低于某一门限值。图中虚线部分即为PDS阻抗应该满足的目标区域。

　　在该设计中，为了保持电源完整性，电源—地的电压波动必须保持在标准值3.3V的5%以内。因此噪声不能大于0.05×3.3V=165 mV。可以据此按照欧姆定律计算出PDS的最大阻抗165mV/2A=82.5mΩ，图4中虚线部分即为PDS阻抗应该满足的目标区域。
　　
    对于最低频率，通常是1kHz或者更低的频率——电源满足阻抗特性的要求，电源和地层的结构通常不会破坏阻抗特性，因为它们呈现低电阻与电感特性。而当频率高于1kHz时，电流通路的互感大到足以使电压超过限定值。

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